Cadence vượt kiểm định PCIe 6.0 ngay lần đầu trên tiến trình 3 nm

Cadence (Nasdaq: CDNS) vừa công bố các khối IP PHY và bộ điều khiển dành cho PCIe 6.0, được triển khai trên tiến trình TSMC N3, đã vượt qua các bài kiểm tra tuân thủ ngay trong lần đầu tham gia hội thảo kiểm định của PCI-SIG vào cuối tháng 7. Đây là sự kiện chính thức đầu tiên của ngành dành cho việc kiểm định tuân thủ đặc tả PCIe 6.0. Tại đây, giải pháp hệ thống con x8 của Cadence được thử nghiệm ở tốc độ tối đa 64 GT/s theo đúng đặc tả.

Đáng chú ý, kết quả không chỉ đến từ một khối linh kiện riêng lẻ mà hệ thống con hoàn chỉnh của Cadence, gồm cả PHY và bộ điều khiển, đã vượt qua toàn bộ bài kiểm tra tuân thủ chính thức của PCIe 6.0. Giải pháp hiện có tên trong Danh sách Nhà tích hợp (Integrators List) của PCI-SIG, tổ chức phát triển và quản lý đặc tả PCI Express (PCIe).

Việc đạt yêu cầu ngay lần kiểm định đầu tiên là dấu mốc có ý nghĩa đối với quá trình triển khai công nghệ mới. Với các nhà cung cấp hệ thống trên chip (SoC), những thành phần kết nối đã được kiểm định giúp giảm bớt rủi ro kỹ thuật khi tích hợp vào thiết kế, đồng thời tạo thêm cơ sở để tiến tới sản xuất.

Ông Marc Loinaz, Phó Chủ tịch phụ trách Nghiên cứu và Phát triển PHY hiệu năng cao, Nhóm Giải pháp Bán dẫn (Silicon Solutions Group) tại Cadence, cho biết: "PCI Express là một chuẩn kết nối mở rộng (scale-up) thiết yếu đối với các trung tâm dữ liệu AI/HPC và các nhà máy AI. Hệ thống con của Cadence cho đặc tả PCIe 6.0 mang lại hiệu năng hàng đầu trong phân khúc, đồng thời nằm trong nhóm có mức tiêu thụ điện năng thấp nhất trên thị trường. Thành công ngay trong lần đầu này chứng thực cho giải pháp PHY và bộ điều khiển hoàn chỉnh của chúng tôi, đồng thời mang lại cho khách hàng sự tin tưởng rằng công nghệ của Cadence có khả năng tương tác đầy đủ và đã sẵn sàng cho sản xuất."

Theo đại diện Cadence, đằng sau kết quả kiểm định là quá trình phối hợp kéo dài nhiều tháng trước hội thảo chính thức. Công ty này đã làm việc với PCI-SIG, các nhà cung cấp thiết bị kiểm định và đối tác trong ngành để thử nghiệm khả năng tương tác, phát hiện và xử lý những vấn đề tiềm ẩn trước khi bước vào đánh giá chính thức.

Cách làm này cho thấy việc đưa một chuẩn kết nối mới vào ứng dụng không phụ thuộc riêng vào khả năng thiết kế của một doanh nghiệp. Các thành phần trong hệ thống phải hoạt động tương thích với nhau, trong khi quy trình đo kiểm cần đủ chặt chẽ để xác nhận mức độ đáp ứng đặc tả. Những bước chuẩn bị trước khi kiểm định vì thế có thể góp phần hạn chế sự cố kỹ thuật ở giai đoạn tích hợp.

Ông Brig Asay, Tổng Giám đốc mảng Trung tâm Dữ liệu Mạng tại Keysight Technologies, nhận định: "Khi công nghệ PCIe 6.0 mở đường cho thế hệ hệ thống AI và điện toán hiệu năng cao tiếp theo, việc kiểm định tuân thủ và tương tác một cách nghiêm ngặt là yếu tố sống còn đối với thành công của cả hệ sinh thái. Thành tựu đạt chuẩn ngay lần đầu của Cadence phản ánh cả chất lượng triển khai hệ thống con PCIe 6.0 lẫn hiệu quả của quy trình kiểm định toàn diện sử dụng các giải pháp đo kiểm của Keysight. Chúng tôi rất vui được đồng hành cùng các doanh nghiệp dẫn đầu ngành trong việc đẩy nhanh quá trình triển khai công nghệ PCIe 6.0 một cách vững chắc".

Ở góc độ tổ chức phát triển tiêu chuẩn, ông Al Yanes, Chủ tịch PCI-SIG, chia sẻ: "Cadence là thành viên lâu năm của PCI-SIG và đã góp phần thúc đẩy việc ứng dụng công nghệ PCIe. Cột mốc tuân thủ PCIe 6.0 của Cadence có ý nghĩa đối với tiến trình phát triển liên tục của kiến trúc công nghệ PCIe."

PCIe 6.0 hướng đến nhu cầu truyền dữ liệu lớn trong các hệ thống AI và HPC, với những ứng dụng như card tăng tốc, giao tiếp mạng và thiết bị lưu trữ. Công nghệ này được kỳ vọng sẽ hiện diện rộng rãi hơn trong hạ tầng trung tâm dữ liệu và AI, sau đó mở rộng sang các hệ thống ô tô và doanh nghiệp khi hệ sinh thái hoàn thiện.

Đối với các ứng dụng AI, kết nối tốc độ cao là một phần quan trọng của toàn bộ hệ thống, bên cạnh năng lực xử lý của chip. Khi khối lượng dữ liệu và yêu cầu vận hành tăng lên, giao tiếp giữa các thành phần cần đáp ứng được lưu lượng truyền tải mà không tạo thêm điểm nghẽn cho hệ thống.

Ông Thomas Sohmers, Giám đốc Công nghệ tại Positron AI, cho biết: "Positron AI đã cấp phép sử dụng IP SerDes của Cadence cho đặc tả PCIe 6.0 trong chip tăng tốc suy luận AI của chúng tôi. Hệ thống con PCIe 6.0 hoàn chỉnh đã được hiện thực hóa trên silicon cùng quy trình kiểm định khả năng tương tác chặt chẽ của Cadence giúp chúng tôi yên tâm rằng giao tiếp PCIe 6.0 của mình sẽ đáp ứng được yêu cầu kết nối băng thông cao của các tác vụ transformer."

Theo thông tin công bố, giải pháp PCIe 6.0 của Cadence tích hợp PHY và bộ điều khiển đã được hiện thực hóa trên silicon, sử dụng cơ chế cân bằng tín hiệu dựa trên bộ chuyển đổi tương tự-số (ADC) và xử lý tín hiệu số (DSP). Hoạt động SerDes được tối ưu bằng phần mềm nhúng (firmware), trong khi giải pháp hỗ trợ đa giao thức và hướng đến mức tiêu thụ điện năng thấp. Hệ thống cũng hỗ trợ các thông báo thay đổi kỹ thuật (ECN) mới nhất của PCI-SIG, với cấu hình x8 được chứng nhận trên tiến trình TSMC N3.

Cadence cho biết hệ thống con PCIe 6.0 hoàn chỉnh hiện sẵn sàng để các nhà cung cấp SoC tích hợp vào thiết kế. Doanh nghiệp cũng đang cung cấp danh mục giải pháp IP PCIe đến đặc tả PCIe 7.0, trong khi PCI-SIG tiếp tục phát triển chuẩn kết nối này để đáp ứng nhu cầu của các tác vụ AI và HPC tiên tiến. Để biết thêm thông tin về IP của Cadence dành cho công nghệ PCIe 6.0, có thể truy cập trang sản phẩm PHY cho PCIe 6.0 và CXL của Cadence hoặc tải về tài liệu giới thiệu Design IP.

Tr.Văn